先說說題目吧：

第一題：給你一堆邏輯門再給你一個邏輯表達式，讓你用這些門實現這個表達式

第二題：關于時鐘域的，要求把一個時鐘域中的信號傳遞到另外一個時鐘域中

第三題：畫出三分頻1：1的電路圖

第四題：用pmos和nmos搭出一個表達式，表達式中只有與和或

第五題：兩個verilog代碼，問哪個編譯的時候會產生latch，如何修改才能去掉

第六題：給你個邏輯電路圖，問會有什么問題，該如何修改

第七題：給一個電路圖，問如何修改才能使功耗最低，但功能不變

第八題：給一個電路圖，兩個flip-flop，兩個邏輯門竄聯，輸出信號反饋回來

已知門的延時和flip-flop所加時鐘的skew

問正常工作的時鐘需要滿足什么條件

第九題：忘記了，誰補充一下吧

第十題：畫出計算機體系結構簡圖

第十一題：問的使關于虛擬內存和物理內存

再說說感受：

1、我碩士做一些數字電路的設計和仿真，用vhdl多一些，這個職位和我碩士的工作不是很對口，但是上海沒有邏輯的職位，因此就申了這個

2、via嚴重鄙視vhdl，寫代碼的讀代碼的全部是verilog

3、該職位要求有比較扎實的數字電路知識

4、要求對個人計算機的結構和原理有一定的認識

5、題目比較有針對性，應該是針對他們工作的需要，因此只要有一部分會做就可以了。

1.寫出電流公式。

2.寫出平板電容公式。

3.電阻R和電容C串聯，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求繪制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當RC

4.給出時域信號，求其直流分量。

5.給出一時域信號，要求寫出頻率分量，并寫出其傅立葉變換級數。當波形經過低通濾波器濾掉高次諧波而只保留一次諧波時，畫出濾波后的輸出波形。

6.有一時域信號S=V0sin(2pif0t) V1cos(2pif1t) V2sin(2pif3t 90)，寫出當其通過低通、帶通、高通濾波器后的信號表示方式。

7.給出一差分電路，告訴其輸出電壓Y 和Y?，求共模分量和差模分量。

8.一電源和一段傳輸線相連(長度為L，傳輸時間為T)，畫出終端處波形，考慮傳輸線無損耗。給出電源電壓波形圖，要求繪制終端波形圖。

9.求鎖相環的輸出頻率，給了一個鎖相環的結構圖。

10.給出一個堆棧的結構，求中斷后顯示結果，主要是考堆棧壓入返回地址存放在低端地址還是高端。

今年威盛筆試題目也許不是很難，但是最后我竟沒做完(logic部分)，感覺題目考察問題很全面，考察的是基礎和經驗。沒有經驗和基礎，想答好這套題不容易，也讓我懂得，想進名企不是那么容易的!

我把我能記起來的題目跟大家分享，不全面的希望補充:

1. 仲裁器的兩種模式算法。設計一個有三個設備的仲裁機制，畫圖說明，可以用自然語言。(有點基礎，根據經驗能寫就多寫 呵呵)

2. 序列檢測。輸出脈沖。(這個題目是最簡單的，被我考慮復雜了，竟用了35分鐘，555555。題目沒看仔細啊!而且卷面勾勾改改，郁悶中)

3.可控制信號檢測機制，一個組合邏輯，就是與非門、或非門的一個組合邏輯。根據圖示，寫出一組輸入信號，和預期輸出信號。(這個題目比較簡單。)

4. 兩頭分別是一個觸發器，中間是個組合邏輯，根據延遲，確定系統最大頻率。并考慮當延遲分別是mindelay和maxdelay時我們要考慮的關鍵時序問題。(前者我考慮的是建立時間和保持時間是否滿足時序要求，后者我考慮組合邏輯延時問題，并說明可以用流水線解決。不一定對或者全面，大家討論)。

6.有關fifo的問題。給出波形，考查fifo的概念。以及fifo數據寬度分別為64bits和128bits時的層數。(此題如果設計過fifo估計就比較簡單了,我憑感覺做的答案，就不寫了，免得大家見笑啊 呵呵)

做完以上的題目時，我就剩下十分鐘了，第七題和第十題都是英文的，估計我看懂也要用5分鐘，索性不做了，呵呵!哪位大俠做了，就想想，發個貼子。

回憶這次筆試經歷，我分配時間缺乏經驗，時間弄得很緊張。準備也不夠充分，看到以往的筆試題，感覺比較簡單，等我親自上考場。才發現不是那么回事。進入威盛，對于我來說也許成為泡影，但我相信自己仍然有機會!!!