世界知名電子企業筆試題

時間：2020-12-13 15:35:40 筆試題目我要投稿

世界知名電子企業筆試題

世界知名電子企業面試官在筆試這一環節中，最喜歡考那種類型的筆試題呢？應屆畢業生求職網為大家很多關于這一行業的筆試題，大家不看會很可惜。

世界知名電子企業筆試題

1、基爾霍夫定理的內容是什么？（仕蘭微電子）
基爾霍夫電流定律是一個電荷守恒定律,即在一個電路中流入一個節點的電荷與流出同一個節點的電荷相等。
基爾霍夫電壓定律是一個能量守恒定律,即在一個回路中回路電壓之和為零。
2、平板電容公式(C=εS/4πkd)。（未知）
3、最基本的如三極管曲線特性。（未知）
4、描述反饋電路的概念，列舉他們的應用。（仕蘭微電子）
5、負反饋種類（電壓并聯反饋，電流串聯反饋，電壓串聯反饋和電流并聯反饋）；負反饋的優點（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調節作用）（未知）
6、放大電路的頻率補償的目的是什么，有哪些方法？（仕蘭微電子）
7、頻率響應，如：怎么才算是穩定的，如何改變頻響曲線的幾個方法。（未知）
8、給出一個查分運放，如何相位補償，并畫補償后的波特圖。（凹凸）
9、基本放大電路種類（電壓放大器，電流放大器，互導放大器和互阻放大器），優缺點，特別是廣泛采用差分結構的.原因。（未知）
10、給出一差分電路，告訴其輸出電壓Y和Y-,求共模分量和差模分量。（未知）
11、畫差放的兩個輸入管。（凹凸）
12、畫出由運放構成加法、減法、微分、積分運算的電路原理圖。并畫出一個晶體管級的運放電路。（仕蘭微電子）
13、用運算放大器組成一個10倍的放大器。（未知）

14、給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路），并求輸出端某點的rise/fall時間。(Infineon筆試試題)
15、電阻R和電容C串聯，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當RC18、說說靜態、動態時序模擬的優缺點。（威盛VIA2003.11.06上海筆試試題）
16、一個四級的Mux,其中第二級信號為關鍵信號如何改善timing。（威盛VIA2003.11.06上海筆試試題）
17、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給出輸入，使得輸出依賴于關鍵路徑。（未知）
18、邏輯方面數字電路的卡諾圖化簡，時序（同步異步差異），觸發器有幾種（區別，優點），全加器等等。（未知）
19、卡諾圖寫出邏輯表達使。（威盛VIA2003.11.06上海筆試試題）
20、化簡F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）
21、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)
AndalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?（威盛筆試題circuitdesign-beijing-03.11.09）
22、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?
23、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）
24、用mos管搭出一個二輸入與非門。（揚智電子筆試）
25、pleasedrawthetransistorlevelschematicofacmos2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)。（威盛筆試題circuitdesign-beijing-03.11.09）
26、畫出NOT,NAND,NOR的符號，真值表，還有transistorlevel的電路。（Infineon筆試）30、畫出CMOS的圖，畫出tow-to-onemuxgate。（威盛VIA2003.11.06上海筆試試題）
27、用一個二選一mux和一個inv實現異或。（飛利浦－大唐筆試）
28、畫出Y=A*BC的cmos電路圖。（科廣試題）
29、用邏輯們和cmos電路實現abcd。（飛利浦－大唐筆試）
30、畫出CMOS電路的晶體管級電路圖，實現Y=A*BC(DE)。（仕蘭微電子）
31、利用4選1實現F(x,y,z)=xzyz’。（未知）
32、給一個表達式f=xxxxxxxxxxxxxxxxx用最少數量的與非門實現（實際上就是化簡）。
33、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據輸入波形畫出各點波形。（Infineon筆試）
34、為了實現邏輯（AXORB）OR（CANDD），請選用以下邏輯中的一種，并說明為什么？1）INV2）AND3）OR4）NAND5）NOR6）XOR答案：NAND（未知）
35、用與非門等設計全加法器。（華為）
36、給出兩個門電路讓你分析異同。（華為）
37、用簡單電路實現，當A為輸入時，輸出B波形為…（仕蘭微電子）
38、A,B,C,D,E進行投票，多數服從少數，輸出是F（也就是如果A,B,C,D,E中1的個數比0多，那么F輸出為1，否則F為0），用與非門實現，輸入數目沒有限制。（未知）
39、用波形表示D觸發器的功能。（揚智電子筆試）
40、用傳輸門和倒向器搭一個邊沿觸發器。（揚智電子筆試）
41、用邏輯們畫出D觸發器。（威盛VIA2003.11.06上海筆試試題）
42、畫出DFF的結構圖,用verilog實現之。（威盛）
43、畫出一種CMOS的D鎖存器的電路圖和版圖。（未知）
44、D觸發器和D鎖存器的區別。（新太硬件面試）
45、簡述latch和filp-flop的異同。（未知）
&e1]5T'v&n.g*_1D+J50、LATCH和DFF的概念和區別。（未知）
46、latch與register的區別,為什么現在多用register.行為級描述中latch如何產生的。（南山之橋）
47、用D觸發器做個二分顰的電路.又問什么是狀態圖。（華為）
48、請畫出用D觸發器實現2倍分頻的邏輯電路？（漢王筆試）
49、怎樣用D觸發器、與或非門組成二分頻電路？（東信筆試）
50、Howmanyflip-flopcircuitsareneededtodivideby16?(Intel)16分頻？

51、用filp-flop和logic-gate設計一個1位加法器，輸入carryin和current-stage，輸出carryout和next-stage.（未知）
52、用D觸發器做個4進制的計數。（華為）
53、實現N位JohnsonCounter,N=5。（南山之橋）
54、用你熟悉的設計方式設計一個可預置初值的7進制循環計數器，15進制的呢？（仕蘭微電子）
55、數字電路設計當然必問Verilog/VHDL，如設計計數器。（未知）
56、BLOCKINGNONBLOCKING賦值的區別。（南山之橋）
57、寫異步D觸發器的verilogmodule。（揚智電子筆試）
moduledff8(clk,reset,d,q);
inputclk;
inputreset;
input[7:0]d;
output[7:0]q;
reg[7:0]q;
)
if(reset)
q<=0;
,L.W/\.~)R!
q<=d;
&cI!K,\;
58、用D觸發器實現2倍分頻的Verilog描述？（漢王筆試）
moduledivide2(clk,clk_o,reset);
inputclk,reset;
outputclk_o; 　
wirein;
out;
)
if(reset)
out<=0;else
59、可編程邏輯器件在現代電子設計中越來越重要，請問：a)你所知道的可編程邏輯器件有哪些？b)試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯。（漢王筆試）
)r'T'y)d:S:a0VPAL，PLD，CPLD，FPGA。
moduledff8(clk,reset,d,q);
inputclk;
7B*M"D9t"Q*jinputreset;
inputd;
&O.A%H1k/s8Voutputq;
regq;
)
if(reset)
q<=0;
'p8w'P'S2pelse
q<=d; 　　
60、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子）
61、用VERILOG或VHDL寫一段代碼，實現消除一個glitch。（未知）
62、一個狀態機的題目用verilog實現（不過這個狀態機畫的實在比較差，很容易誤解的）。（威盛VIA2003.11.06上海筆試試題）
63、描述一個交通信號燈的設計。（仕蘭微電子）
65、畫狀態機，接受1，2，5分錢的賣報機，每份報紙5分錢。（揚智電子筆試）
9p-g0]/V*U8U7v*.com.cn71、設計一個自動售貨機系統，賣soda水的，只能投進三種硬幣，要正確的找回錢數。（1）畫出fsm（有限狀態機）；（2）用verilog編程，語法要符合fpga設計的要求。（未知）
66、設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）畫出fsm（有限狀態機）；（2）用verilog編程，語法要符合fpga設計的要求；（3）設計工程中可使用的工具及設計大致過程。（未知）
67、畫出可以檢測10010串的狀態圖,并verilog實現之。（威盛）
68、用FSM實現101101的序列檢測模塊。（南山之橋）
a為輸入端，b為輸出端，如果a連續輸入為1101則b輸出為1，否則為0。例如a：0001100110110100100110
b：0000000000100100000000
請畫出statemachine；請用RTL描述其statemachine。（未知）

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