筆試題（觸發器）
61、BLOCKING NONBLOCKING 賦值的區別。（南山之橋）
62、寫異步D觸發器的`verilog module。（揚智電子筆試）
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
63、用D觸發器實現2倍分頻的Verilog描述？ （漢王筆試）
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
64、可編程邏輯器件在現代電子設計中越來越重要，請問：a) 你所知道的可編程邏輯器
件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯。（漢王筆試）
PAL，PLD，CPLD，FPGA。
module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
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